Verilog HDL是一個硬體描述語言,有別於VHDL的寫法,
換句話來說,VHDL的描述方法比較嚴謹,那Verilog又有什
麼好處呢?
Verilog寫起來的方式與C語言很類似,因此,我們欲將一個
演算法,從軟體轉換成硬體時,就可以節省很多時間,然而
在一些觀念上還是有些不一樣,例如Verilog有水平式處理,
更重要的是Verilog沒有while,for這樣的迴圈,所以在轉換
時我們要多花一點心思.
往後我們會陸續推出一連串的Verilog基本教學,請大家敬請
期待.
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